TSV ki baze sou twa dimansyon sikwi entegre

Objektif debaz la nan teknoloji sikwi 3D entegre se kraze nan limit fizik la nan 2D pa vètikal anpile bato, ak nan menm tan an satisfè kondisyon yo ki konplè nan dansite segondè, pèfòmans segondè, segondè fyab ak pri ki ba.

Pou reyalize sa a, pwosesis la bezwen konsantre sou optimize a nan-silikon via (TSV) teknoloji, ki gen ladan itilize nan ti-dyamèt ranje TSV pou misyon pou minimize zòn chip ak ogmante done transmisyon done, pandan y ap diminye wotè TSV ak kapasite parazit satisfè bezwen yo nan gwo-vitès ak aparèy ba-pouvwa. Anplis de sa, se konsepsyon jesyon tèmik oblije amelyore kapasite chalè dissipation asire tèmodinamik ak estabilite elektrik, epi asire konpatibilite a nan pwosesis la ki genyen twa dimansyon entegre nan devan-fen a ak pwosesis do-fen (FEOL\/BEOL) diminye twoub pwosesis.

Pwosesis manifakti tipik kòb kwiv mete (Cu) TSV kouvri atravè twou grave, depozisyon kouch izolasyon, kouch adezyon ak depozisyon kouch difizyon baryè, preparasyon pou kouch pitit pitit ak materyèl elektwolatan plen kòb kwiv mete, ak Lè sa a, bezwen konbine silisyòm peny eklèsi, aliyman-wo presizyon. Alafen, lyezon-nivo lyezon, li te ye bon chip (KGD) tès depistaj, ak heterogeneous mouri anpile estrateji mande pou yon pwosesis ki balans pèfòmans, sede, ak pri ankouraje evolisyon nan teknoloji entegrasyon 3D nan aplikasyon pou gwo-echèl.

Atik sa a sitou entwodwi konesans ki enpòtan nan TSV ki baze sou 3D sikwi entegre, ki yo dekri jan sa a:

Klasifikasyon sekans fabrikasyon TSV ak karakteristik pwosesis

Twa dimansyon entegre sikwi anpile metòd

Twa dimansyon entegre sikwi lyezon

Klasifikasyon sekans fabrikasyon TSV ak karakteristik pwosesis

Selon pozisyon TSV (nan silikon via) nan pwosesis sikwi entegre, sekans fabrikasyon li ka divize an twa kategori: atravè premye, atravè mitan, ak via dènye. Sa ki anba la yo se diferans ki genyen debaz yo ak kle pwen teknik nan twa kalite pwosesis yo:

1. via premye

Pwosesis sekans: TSV se manifaktire anvan CMOS devan-fen pwosesis la (FEOL), se sa ki, TSV grave, depozisyon kouch izolasyon, ak kondiktè materyèl ranpli (tankou polysilicon oswa tengstèn) yo konplete sou yon wafer vid Silisyòm, ak Lè sa a, tranzistò ak konekte kouch yo fabrike.

Karakteristik Nwayo: Seleksyon Materyèl: Li bezwen kenbe tèt avè tanperati ki wo pi wo a 1000 degre (tankou polysilicon, tengstèn) pou fè pou evite domaj nan estrikti a TSV nan pwosesis la CMOS ki vin apre.

Koneksyon: TSV a konekte ak premye kouch metal la (M1) atravè yon ploge tengstèn, ak kouch adjasan TSV pa ka dirèkteman estokaj, kidonk li bezwen yo dwe fè tranzisyon pa yon kouch interconnexion plan.

Avantaj: pwosesis senplifye (pa bezwen pou baryè difizyon\/kouch pitit pitit), bon matche tèmik (polysilicon CTE se tou pre Silisyòm), sipò pou rapò aspè segondè TSV (pi wo a 20: 1).

Limit: segondè rezistivite (polysilicon\/rezistans tengstèn se pi wo pase kòb kwiv mete), gwo dyamèt TSV (1 ~ 5μm), fleksibilite limite.

2. via mitanTrete

Pwosesis sekans: TSV se manifaktire apre CMOS devan-fen pwosesis la (FEOL) se konplete ak pwosesis la back-end (BEOL) se konplete, se sa ki, se TSV a eleman apre yo fin transistor la manifaktire ak TSV a se eleman anvan milti-kouch nan konekte.

Karakteristik kle:

Seleksyon materyèl: Copper (Cu) ranpli se pi pito, ak ekselan pwopriyete elektrik (ki ba rezistans, ki ba kapasite parazit), men se yon kouch difizyon konplèks difizyon oblije anpeche kontaminasyon kòb kwiv mete.

Koneksyon: se TSV a dirèkteman konekte ak kouch nan M1, ki bay fleksibilite konsepsyon segondè, men mande pou yon pwosesis optimize CMP (segondè selectivite yo retire kwiv san yo pa domaje ploge nan tengstèn).

Avantaj: konpatib ak estanda pwosesis CMOS, rapò aspè TSV se inifòm, sipòte koneksyon metal-wo kouch (tankou MN), epi li se apwopriye pou kondisyon pèfòmans-wo.

Limit: koyefisyan nan ekspansyon tèmik (CTE) nan kwiv se trè diferan de sa yo ki an Silisyòm, ki se fasil lakòz estrès tèmik. TSV grave bezwen pou fè pou evite kouch an metal, e gen anpil kontrent konsepsyon.

3. Via DenyeTrete

Pwosesis sekans: TSV se manifaktire apre fini an nan CMOS pòs-pwosesis la (BEOL), ki se divize an de sub-kategori: pre-lyezon ak pòs-lyezon:

Lyezon devan an ak dèyè VIAs: Apre Beol fini, TSV a se fabrike, ak Lè sa a, se chip a estokaj ak Downgauged.

Post-lyezon via VIAs: gato mens yo estokaj anvan TSVs yo fabrike ak koneksyon entèrlayer yo reyalize pa electroplating oswa lyen pou laprès cho.

Karakteristik kle:

Seleksyon materyèl: Copper se materyèl la filler endikap, ki sipòte TSV lyezon dirèk (tankou Cu-Cu cho peze lyezon) epi ki gen fòs koneksyon segondè.

Koneksyon: TSVs ka dirèkteman konekte nan tout kouch (egzanp, MN nan MN), men bezwen rezoud dyelèktrik kouch grave defi (egzanp, elaji lateral nan materyèl ki ba-K).

Avantaj: TSV se fleksib nan kote, sipòte chip heterogeneous anpile, epi li se apwopriye pou entegrasyon dansite-wo.

Limit: pwosesis la grave se konplèks (bezwen antre nan kouch miltip nan dielèktrik\/Silisyòm), ak CMP a bezwen yo dwe konpatib ak kouch nan metal final la, ki se koute chè.

4. Pwosesis konparezon ak baz seleksyon

Priyorite pèfòmans: Mwayen nan twou (TSV kwiv) se apwopriye pou gwo vitès ak ba-pouvwa senaryo; Premye atravè via (Polysilicon\/tengstèn) se apwopriye pou gwo-tanperati konpatibilite pwosesis.

Pri-sansib: ka pwosesis la nan-twou dwe prefabrike pa manifaktirè wafer diminye depans anbalaj. Dèyè a nan twou bezwen yo dwe grave konplètman, ak pri a se wo.

Fleksibilite Design: Mid-VIA a sipòte koneksyon metal ki wo, ak vias la dèyè pèmèt lyezon dirèk nan tout kouch, pandan y ap VIAs yo an premye yo limite a yon pozisyon fiks.

Reliability: estrès la tèmik nan premye a nan twou ki ba, pwoblèm nan difizyon kwiv bezwen yo dwe rezoud nan mitan an nan twou, ak dezyèm lan nan twou bezwen optimize domaj la grave nan kouch la dielèktrik. Twa kalite pwosesis yo gen pwòp avantaj ak dezavantaj yo, epi yo bezwen yo dwe konplètman chwazi dapre kondisyon pwodwi yo.

Twa dimansyon entegre sikwi lyezon

Nan sikwi 3D entegre, metòd la anpile nan lyezon chip-a-chip dirèkteman afekte dansite nan interconnexion, pèfòmans dissipation chalè, ak konpleksite pwosesis, epi li se sitou divize an de mòd: devan-a-devan (F2F) ak devan-a-tounen (F2B).

1. Front-a-fas (F2F) anpile

Karakteristik estriktirèl: se chip anwo a ranvèrse fas atè, ak devan nan chip ki pi ba a dirèkteman estokaj, epi li se kouch nan aparèy mete opoze youn ak lòt.

High-dansite konekte: Anplis TSVs, bato yo anwo ak pi ba yo ka dirèkteman estokaj pa monte desann metal, sa ki pèmèt kantite konekte yo depase limit TSV, senplifye pwosesis la ak amelyore fyab.

Pwosesis fleksibilite: ka mouri a anwo dwe estokaj anvan Downgauging san yo pa bezwen an pou sipò disk segondè.

Limit prensipal:

Defi tèmik: aparèy la gen yon ti espas kouch ak dansite chalè segondè apre entegrasyon, se konsa konsepsyon nan dissipation chalè bezwen yo dwe ranfòse.

Limite milti-kouch ekspansyon: Si chemine a depase de kouch, chip anwo a bezwen yo dwe konvèti nan mòd F2B, ak entèrkonèksyon an boul metal pa ka kontinyèlman itilize.

2. devan-a-tounen (F2B) anpile

Karakteristik estriktirèl: se chip anwo a kenbe fè fas a moute, ak chip ki pi ba a se estokaj nan do a, ak kouch yo aparèy yo ranje sekans.

Benefis Nwayo: Optimizasyon Drenaj Chalè: se substra a Silisyòm ki sitiye ant de kouch aparèy amelyore dissipation chalè.

Multi-kouch konpatibilite: ka koule nan pwosesis dwe repete elaji, epi li se natirèlman apwopriye pou anpile bato ak twa oswa plis kouch.

Limit prensipal: Pwosesis konpleksite: chip anwo a bezwen eklèsi davans, ak disk la bezwen yo dwe ede yo anpeche koube ak deformation. Entèrkonèksyon an depann sou TSV: se entèrkonèksyon nan entèraksyon konplètman detèmine pa kantite TSVs, epi li se difisil a reyalize dans-nivo dansite nan interconnexion nan F2F.

3. anpile baz seleksyon metòd

De-kouch anpile-premye F2F: maksimize itilize nan metal boul konekte, diminye depans, ak rasyonalize pwosesis.

Obligatwa F2B pou twa kouch ak pi wo a: asire évolutivité pwosesis, men yo ka konbine avèk mòd ibrid (egzanp, F2F pou premye ak dènye kouch yo, F2B pou kouch nan mitan).

Kondisyon fonksyonèl-kondwi: aplikasyon espesifik (egzanp, detèktè, entegrasyon optoelectronic) ka mande pou yon oryantasyon fiks, ak metòd la anpile bezwen yo dwe chwazi dapre konsepsyon an fonksyonèl.

F2F èksèl nan dansite konekte ak pwosesis senplisite, fè li apwopriye pou de-kouch anpile; F2B domine entegrasyon konplèks nan optimize tèmik ak konpatibilite milti-kouch, ki ka fleksiblman konbine nan balans pèfòmans ak pri.

Twa dimansyon entegre sikwi lyezon

Nan manifakti a nan sikwi 3D entegre, chwa a nan metòd lyezon dirèkteman afekte sede a, pri ak efikasite pwosesis, ki se sitou divize an twa mòd: chip-a-chip (D2D), chip-a-pi bon (D2W) ak wafer-a-pijon (W2W).

Chip-a-chip (D2D) lyezon

Karakteristik Nwayo: se yon sèl chip dirèkteman estokaj nan yon chip sèl.

Avantaj:

Optimizasyon sede: echwe bato ka rejte anvan lyezon, konsa tankou pou fè pou evite bato sede ki ba ki afekte sede an jeneral.

Segondè fleksibilite: adapte yo ak anpile nan bato nan gwosè diferan diminye fatra a nan ti-gwosè bato.

Limit:

Low efikasite: tan konsome chip-pa-chip lyezon, limite presizyon aliyman (anjeneral 5 ~ 10μm). Pri-sansib: Apwopriye pou ti lo oswa gwo-valè bato, gwo-echèl efikasite pwodiksyon se ensifizan.

Chip-a-pi bon kalite (D2W) lyezon

Karakteristik Nwayo: se yon sèl chip estokaj nan yon wafer konplè.

Avantaj:

Amelyore efikasite: bato yo repete estokaj apre wafer la se fiks, diminye tan loading.

Kontwòl sede: Tou de gato ak bato ka pre-teste, sote zòn echèk diminye depans yo.

Limit:

Risk estrès tèmik: bato ak bato estokaj bezwen sibi miltip pwosesis segondè-tanperati, ki defi fyab.

Pwosesis konplèks: kontwòl egzak nan koyefisyan nan ekspansyon tèmik (CTE) ant chip a ak wafer la obligatwa.

3. Wafer-a-pi bon gou (W2W) lyezon

Karakteristik Nwayo: yon sèl-fwa lyezon nan gato konplè ak gato konplè. Avantaj:

Pi wo efikasite: Full Wafer lyezon nan yon aliyman sèl, apwopriye pou pwodiksyon an mas.

Mwens pwosesis tèmik: Se sèlman yon sèl pwosesis segondè-tanperati ki nesesè, ak risk pou yo estrès tèmik ki ba.

Limit:

Risk sede: echèk nan pre-rejte echwe bato ap mennen nan yon vag nan depans jeneral akòz ki ba sèl-kouch sede.

Limit gwosè: se gwosè a nan disk yo anwo ak pi ba yo dwe entèdi matche, otreman zòn nan yo pral gaspiye.

4. Metòd lyezon estrateji seleksyon

Senaryo aplikasyon D2D: sede a nan bato anpile fluktuan anpil, diferans lan gwosè se enpòtan, oswa Customized pwodiksyon ki ba-volim obligatwa.

D2W Balanse Chwa: Balanse efikasite ak kontwòl sede, apwopriye pou medyòm-echèl pwodiksyon ak senaryo ak strik kondisyon jesyon tèmik.

Priyorite efikasite W2W: Se sèlman itilize lè se gwosè a wafer matche ak sede a se trè wo (egzanp, pi gran pase oswa egal a 99%), souvan yo te jwenn nan pil omojèn chip (egzanp, kib memwa).

Chwa a nan metòd lyezon yo ta dwe baze sou pri, sede, estabilite tèmik, ak konpatibilite dimansyon. Nan ti-gwosè bato oswa wo-sede senaryo, W2W ka siyifikativman diminye depans yo. Nan entegrasyon konplèks heterogeneous oswa senaryo sede-sansib, fleksibilite nan D2D oswa D2W se menm plis kritik.